AMD lanza EPYC 'Venice': el primer CPU de servidor x86 fabricado en el proceso de 2nm de TSMC

AMD lanzó EPYC “Venice” en su evento Advancing AI 2026 en San Francisco el 22 de julio, marcando el debut comercial del primer CPU de servidor x86 fabricado en el proceso de 2nm Gate-All-Around de TSMC.

La configuración tope de gama escala hasta 256 núcleos Zen 6 — un salto del 33% sobre la línea EPYC “Turin” de 192 núcleos a la que sustituye. AMD afirma un rendimiento y eficiencia más de un 70% superiores respecto a la generación Zen 5, impulsado en parte por la reducción de nodo y en parte por una arquitectura de E/S rediseñada. Venice pasa a un nuevo zócalo SP7 con soporte de memoria de 16 canales, entregando hasta 1.6 TB/s de ancho de banda, y añade PCIe Gen 6 para almacenamiento y redes conectadas más rápidas.

La CEO Lisa Su usó el keynote de dos días para presentar la propuesta de AMD de pila completa para IA: CPUs Venice emparejados con los nuevos aceleradores gráficos Instinct MI450 dentro de sistemas de rack Helios que cargan 31 TB de HBM4 por rack. La propuesta es una plataforma de cómputo de IA completa y diseñada verticalmente — CPU, GPU, memoria e interconexión que se envían como un solo sistema en lugar de componentes que los compradores ensamblan por su cuenta.

El hito de los 2nm de Venice importa más allá de la ficha técnica. El nodo N2 de TSMC ha estado funcionando en silicio móvil y de cliente, pero una pieza de servidor de 256 núcleos es un desafío de fabricación distinto — el rendimiento de producción, la entrega de energía y la densidad térmica a ese recuento de transistores no perdonan errores. Que AMD llegue primero ahí en el lado de servidor, por delante de la hoja de ruta competidora 18A de Intel, es una victoria de fabricación real, no solo de marketing.

Para los compradores, el cálculo inmediato es sencillo: más núcleos por zócalo significa menos zócalos por rack para el mismo rendimiento, lo que afecta directamente a los presupuestos de energía y refrigeración en centros de datos orientados a IA, donde cada vatio se disputa entre CPU y GPU. El salto a memoria de 16 canales también importa para cargas de trabajo limitadas por memoria — servicio de inferencia, bases de datos en memoria y el preprocesamiento del lado de CPU que alimenta a los clústeres de GPU.

AMD no dio una fecha de disponibilidad general específica para Venice más allá de confirmar una ventana de envío en la segunda mitad de 2026 para los racks Helios emparejados con aceleradores MI450X. Se esperan los primeros despliegues en hyperscalers antes de una disponibilidad más amplia entre fabricantes OEM, siguiendo el patrón de generaciones EPYC anteriores.

Fuentes

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